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数控体系里的补齐芯体构架的组配

作者:天乙数控机床时间:2021-11-19766次浏览

信息摘要:

根据数控系统的功能要求,进行上位机与下位机、软件与硬件的任务分配。上位机CPU软件部分的主要任务是完成轮廓粗插补运算、升降速控制、加工程序段解释、用户界面处理和图形模拟功能的实现等。硬件部分的主要任务是利用并行接口实现D/A转换器的控制,以控制主轴模拟量输出;实现与双端口RAM的数据通信,以传送FPGA精插补所需

根据数控系统的功能要求,进行上位机与下位机、软件与硬件的任务分配。上位机CPU软件部分的主要任务是完成轮廓粗插补运算、升降速控制、加工程序段解释、用户界面处理和图形模拟功能的实现等。硬件部分的主要任务是利用并行接口实现D/A转换器的控制,以控制主轴模拟量输出;实现与双端口RAM的数据通信,以传送FPGA精插补所需的数据;实现与控制芯片CPLD和FPGA的数据通信;实现与液晶屏LCD的接口;利用通信接口实现与PC机串口的数据通信;利用GPIO口实现对键盘扫描芯片的控制。下位机FPGA实现以下功能:a.脉冲发生模块。FPGA内部的核心模块,对接收的时钟信号进行分频处理,得到控制精插补运算所需的时钟信号;从双端口RAM中读取各轴进给增量;通过精插补DDA积分器将CPU送出的各轴进给增量,转换为驱动电机运动的进给脉冲信号和进给方向信号。


  b.手轮和编码器计数模块。对4个编码器返回信号及手轮顺时针和逆时针转动格数实时计数,并输出计数值供CPU读取计算。c.I/O控制模块。CPU通过该模块可读取输入开关的状态电平,设置输出开关量电平,从而实现对外部继电器的闭合或断开控制。


  电路设计ACEX是面向低端应用的中等密度、高性价比的FPGA,分为1K10,1K30,1K50和1K100,容量分别为1万、3万、5万和10万门,虽然容量不同,但是在相同封装的情况下管脚兼容(个别情况除外)。


  基于容量和I/O数量的要求,选择了ALTERA公司ACEX系列的EP1K50QC208,其丰富的逻辑资源和I/O数量可以为数控系统提供大量的脉冲发生、脉冲计数和I/O控制能力,从而简化系统的硬件电路、降低系统的功耗、提高系统的可靠性。


  EP1K50QC208是基于SRAM工艺的可编程器件,配置数据放在SRAM中,掉电后将丢失系统原有的逻辑功能,所以系统再次上电必须对SRAM重新加载配置数据。ALTERA公司FPGA的配置方式有:a.下载电缆配置方式。一般用于实际系统开发设计阶段,对于已经设计完的应用系统,会带来很多不便。b.主动配置方式。不需要其它的外围控制器,由FPGA自身引导整个配置过程,采用专用存储器放置配置数据。c.被动配置方式。不必采用ALTERA的专用存储器,使用廉价的通用程序存储器就可以实现,在一定程度上可以降低成本。


  为了保护知识产权,在关键、核心设备中必须采用加密技术。但以上几种配置方法在系统加电时,都需要将配置的比特流数据按照一定的时序写入SRAM工艺的FPGA.因此,采用一定的电路对配置FPGA的数据引脚进行采样,监视配置的位数据流,可以进行克隆设计。所以在设计中必须要考虑到FPGA的加密问题,以保护知识产权。


  如果单从FPGA的配置方面考虑,采用EPC系列的专用配置芯片或直接采用微处理器进行配置,可以简化外围电路,降低配置成本。但对于数控系统整体,配置只是其中的一部分,要从系统的保密性、I/O数量、电路的简化度和系统的可靠性等个方面综合考虑。


  本系统选用一片具有84引脚PLCC封装的CPLD芯片EPM7128S完成对FPGA进行被动串行配置。EPM7128S是ALTERA公司MAX7000系列的CPLD芯片,具有编程加密位,在器件编程时激活该加密位,将使固化在EPM7128S芯片内的电路逻辑无法被读出,从而提高了系统的保密性;除了配置所需要的I/O口外,还有24个I/O可供系统使用;可分担部分工作量,而无需选择容量更大的FPGA,从一定程度上降低了成本。CPLD与FP2GA的接口如所示。EPROM需要根据配件的大小来选择,ACEX1K50的配置文件大小为96kB,因此选用的EPROM型号为M27C1001B.


  软件设计在系统初始化时,CPU向CPLD发送一个开启配置的命令,CPLD接收到该命令后产生一个由高到低的跳变送到nCONFIG引脚,nCONFIG信号抬高后,nSTATUS将随之变为低电平,CPLD检测到此变化后就认为FPGA已经做好准备可以开始配置。配置时钟的**个上升沿与nCONFIG的上升沿之间要求至少有5μs的时间间隔。由于配置数据是与配置时钟的上升沿同步的,在配置时钟的上升沿之前应当将1位的配置数据在数据线上准备好,配置数据按低位在先高位在后的顺序从数据线上送出。当全部配置数据送出以后,CONF_DONE信号变为高电平,表明配置结束。CPU检测到CONF_DONE变成高电平后,就结束配置过程,此时DCLK必须用多余的10个周期来初始化该器件。在配置过程中,系统需要进行实时检测,一旦出现错误,nSTATUS将被拉低,CPLD检测到该信号后,将nCONFIG信号拉低,重新启动配置过程。配置时序如所示。


  试验结果验证FPGA中用VHDL语言编写的程序,经MAX+PLUSⅡ编译生成配置文件(。sof),并通过格式转换为(。rbf)格式,存储到存储器M27C1001B中。系统测试中,上电运行后,通过CPLD将配置数据加载到FPGA中,同时CPLD监视FPGA的配置状态指示信号,将配置状态返回到CPU控制端,从而成功实现了FPGA的配置。FPGA从双端口RAM中接收精插补所需的数据,在一个插补周期内完成精插补运算;对手轮及编码器返回的脉冲信号计数。


  同时,通过CPLD和FPGA实现了外部开关量的控制。*后经过软硬件联调,本系统实现了四轴直线插补及任意两轴的圆弧插补,且进给速度均匀连续、插补稳定,并具有升降速功能;可实现刀具的半径补偿;系统与计算机具有RS232通信功能;系统人机界面友好,操作菜单中文显示,易于操作使用。


  结语虽然单从FPGA的配置方面来看,采用CPLD对FPGA进行配置,比采用EPC专用配置芯片或采用微处理器直接配置的成本高。但从数控系统总体设计上来讲,利用CPLD对SRAM工艺的FPGA进行加密,克服了采用专用配置芯片配置保密性差的缺陷,同时增加了数控系统通用I/O口的数量,成本与采用微处理器直接配置的成本相当,而该系统更具保密性与安全性,且简化外围电路,提高系统的集成度和可靠性。


  


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